Verilog를 이용한 회로설계 기초-케이던스 Xcelium 활용 교육 모집 안내
안녕하십니까, 차세대 반도체 혁신융합대학센터입니다.
중소벤처기업연수원에서 Verilog를 이용한 회로설계 기초-케이던스 Xcelium 활용 교육 모집합니다. 자세한 내용은 아래를 참고해 주시기 바라며, 학생분들의 많은 관심과 참여를 부탁드립니다.
모집기간
: ~ 2026. 10. 27.
접수방법 (▶ 홈페이지)
‣ 구글폼 온라인 접수
※ 궁금한 사항이 있거나 상담이 필요하신 경우 성병호 교수님께 연락 바랍니다.
► 성병호 교수님 연락처: byungho.seong@daegu.ac.kr (이메일)
교육소개 및 목표
- 소개 : 반도체 설계 Tool을 활용하여 Verilog의 기본 Syntax를 전반적으로 배우는 과정으로 Top-Down 방식의 설계를 배우고 실무능력을 향상시킨다.
- 목표 : DUT와 Testbench로 나눠 회로설계를 할 수 있고 회로구현 및 검증 방법을 습득한다.
모집대상
- 중기임직원
- Digital 회로 이해 가능한 성인 학습자
모집인원
- 30명
교육기간
- 26. 10. 28. ~ 26. 10. 30. (10:00 ~ 18:00 / 2박 3일)
교육장소
- 중소벤처기업연수원(안산)(경기 안산시 단원구 연수원로 87(원곡동 931))
교육내용
- 10-28 (수) : Verilog 설계/검증 환경 이해 (반도체 설계 개요, HDL 시스템 소개, Module 선언, Xcelium 시뮬레이션 및 GUI 환경 숙지 등)
- 10-29 (목) : Verilog Language Basics-I (연산자, Continuous Assignment, Module 인스턴스화, Testbench, Procedural Blocks, 카운터/ALU/메모리 등)
- 10-30 (금) : Verilog Language Basics-II (RTL 프로세스, 유한 상태 머신(FSM), Tasks/Functions, 템플릿, 스케일-Mux/컨트롤러/CPU 등)
기타 문의
- 과정 문의 : 031-490-1242
- 일반 문의 : 031-490-1472
자세한 내용은 링크에 있습니다.
