반도체 클래스 시리즈 II (Digital Logic Design & Synthesis 설계교육) 개최 안내
안녕하십니까, 차세대 반도체 사업단입니다.
반도체공학회에서 반도체 클래스 시리즈 II (Digital Logic Design & Synthesis 설계교육) 교육생을 모집합니다. 자세한 내용은 아래를 참고해 주시기 바라며, 학생분들의 많은 관심과 참여를 부탁드립니다.
[개요]
- 교육명 : 반도체 클래스 시리즈 II (Digital Logic Design & Synthesis) 설계교육
- 교육기간 : 2차 교육: 08. 25.(월)~ 29 (금) 10:00 ~ 17:00 (총 5일, 30시간 집합 실무교육) ＝＞ 접수중
- 교육 과정 : Digital IC 설계 언어인 Verilog HDL을 기반으로 Front-End 설계의 전 과정을 Cadence 상용 EDA tool 실습을 통해 학습.
- 교육 장소 : 나인플러스IT 본사 교육장 (서울 금천구 디지털로 121 에이스가산타워 203/204호)
[등록 안내]
- 홈페이지: 바로가기 클릭
- 등록비: 40만원
- 등록 마감: 2025. 08. 11. (월)
- 결제 방법: 카드결제 및 계좌이체(전자계산서 발행 가능)
* 카드 결제 및 등록 시 거래명세서와 참석확인증은 행사 다음 날 My account에서 직접 출력 가능.
* 계좌이체 및 등록 시 이체확인증을 문의처로 보내주시면, 관리자 확인하여 “완료”처리 후 행사 다음 날 My account에서 직접 출력 가능.
- 입금계좌정보: 국민은행 028201-01-094902 (사)반도체공학회
- 단체등록 시 아래 내용을 문의처로 보내주십시오.
|
No. |
이름 |
소속 |
휴대전화 |
|
등록 구분 |
금액 |
결제 구분 |
비고 |
|
(예) |
홍길동 |
한국대학교 |
010-1234-5678 |
gdhong@xxx.xx |
등록비 |
50만원 |
카드/무통장입금 |
|
[비고]
- 교육대상: 반도체/전자공학 전공 학부생 및 관련분야 대학원생/회사원/연구원
- 본 교육은 Verilog HDL 지식/경험 없는 학생들도 수강할 수 있음
- 5일 과정 간 Cadence EDA tool 실습에 대한 결과보고서 제출 있음
- C언어 및 Linux 사용 경험이 권장. 논리회로 및 디지털 시스템 설계 지식 선행 권장.
- 교육시간의 참석률 80% 이상 시 수료 및 반도체공학회장 명의 “반도체 클래스 시리즈” 수료증 발급
- 교육장소 오는 길: https://nescampus.co.kr/index/#s2024042403042c99f00da
- 주관: (사)반도체공학회(프로그램위원장: 김종선 교수), ㈜나인플러스IT(우승안 책임)
[문의처]
- (사) 반도체공학회 연락처 : 02-553-2210 / 이메일 : secretary@theise.org
